Конференция FPGA разработчиков

DFF-Привет

Разделы сайта

Новости Статьи Доска объявлений

Выберите категорию

Вебинар [79]
Вебинары по FPGA и языкам проектирования для ПЛИС
Заметка [25]
Небольшие заметки по использованию технологии FPGA/ПЛИС
Руководство [41]
aldec Webinar Xilinx tcl SDK Virtex UltraScale+ вебинар cdc ip integrator Vivado microblaze конференция AI lattice fpga начального уровня intel systemverilog PUF Intel FPGA Quartus CNN DMA VHDL семинар FPGA deep learning GPU Cortex Simulink Synopsys zynq-7000 zynqhw Versal sigasi MIPI sp701 verilog обучение hls Zynq Minized тренинг ACAP arty воркшоп design checkpoint Eco netlist ПЛИС Verification hdl zcu104 fsb Pentagon новости pynq OpenCV Ethernet agilex Achronix hbm Alveo spartan-7 отладочные платы adam taylor do-254 отчёт exostiv vitis spi ultra96 microchip polarfire gowin mpsoc ии ML tysom silexica fpga-systems profpga maxfield pcie risc-v antmicro Arm uvm Vitis AI crosslink-nx нейронные сети microzed MATLAB efinix Linux petalinux Ultrascale Virtex mentor верификация СТРИМ

Архив новостей из мира FPGA

vitis, Zynq, OpenCV

Руководство: Начало работы с компьютерным зрением в VITIS 2020.1 на ZYNQ: Часть 1

На портале Beetlebox.org появилось новое руководство по быстрому старту с Vitis и Zynq для задач машинного зрения. 

 
В релизе Vitis 2020.1 произошли значительные изменения по сравнению со старой версией 2019.2, и мы подумали, что было бы полезно обновить наши предыдущие туториалы, чтобы отразить п ... Читать дальше »

192

0

openhw. risc-v, FPGA

Веб-семинар: OpenHW TV S1 E03 - CORE-V SW и HW в ПЛИС

В этом эпизоде мы рассмотрим  роль аппаратных и программных групп  OpenHW, приглашенные докладчики из Ashling дадут подробный обзор и проведут живую демонстрацию отладки RISC-Free Eclipse для платы ПЛИС Genesys2.

Последние статьи нашего сообщества

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее

Microblaze

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Подробнее

Обзор

Китай, GOWIN, АО "Восток", ПЛИС - лучше меньше, да лучше!

Подробнее

Интерфейсы

Скрипт Net2axis

Подробнее

Среды разработки

Создание пользовательского IP-ядра в Qsys/Platform Designer

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 28.10.2020)

Написание структурированных тестбенчей на VHDL

Подробнее

Вебинар (состоится 17-19.11.2020)

Виртуальная конференция 'Функциональная безопасность'

Подробнее

Вебинар (состоится )

Вебинар: презентация HLS решений для ASIC/FPGA от компании Silexica

Подробнее

Вебинар (состоится 20.10.2020)

Вебинар: продукция компании GoWin

Подробнее

Вебинар (состоится )

Вебинар: Констрейнты и рекомендации по проектированию для FPGA от Synopsys

Подробнее

Вебинар (состоится )

Верификация IP-ядра PCIe в FPGA-симуляторе Riviera-PRO

Подробнее

Вебинар (состоится )

Вебинар: Введение в решения по машинному обучению от Gowin

Подробнее

Вебинар (состоится )

Вебинар: Построение систем видеообработки на ПЛИС Intel

Подробнее

Вебинар (состоится )

Онлайн конференция: CadenceCONNECT

Подробнее

Вебинар (состоится )

Вебинар: Презентация инструментов для верификации процессорных ядер на базе RISC-V

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку