Архив новостей из мира FPGA

« 1 2 ... 42 43 44

Aldec WP Clock Domain Crossings in the FPGA World

Компания Aldec выпустила документ, рассказывающий об основных ошибках, которые допускают разработчики, когда имеют дело с пересечением тактовых доменов (CDC ... Читать дальше »

965

0

Практический семинар Xilinx: Основы работы с системой на кристалле Zynq-7000S

Уважаемые коллеги!

Компания Avnet Silica, при поддержке КТЦ «Инлайн Груп», Макро Групп, приглашает вас на бесплатный   ... Читать дальше »

1431

0

Вебинар: Введение в OpenCL и SDAccel

Вебинар "Введение в OpenCL и SDAccel"

   Компания КТЦ "Инлайн Груп" -  ... Читать дальше »

919

0

Новая версия Xilin Vivado 2017.4

Доступна для скачивания новая версия Vivado® Design Suite 2017.4.

Что нового?

I. Model Composer

В ... Читать дальше »

1367

0

Вебинар: Проверка CDC для IP-ядер с OpenCores от компании ALDEC

     OpenCores - это всем знакомое HW сообщество, на котором выкладываются проекты с открытым исходным кодом. Многие аппаратные (HW) разработчики адаптируют и используют OpenCores в своих проектах и поэтому необходимо, чтобы используемые IP про ... Читать дальше »

984

0

Новая отладка Xilinx VCU1525 на Virtex UltaScale+

Новый отладочный комплект Xilinx Virtex UltraScale+ FPGA VCU1525 

... Читать дальше »

2780

0

Запись вебинара "Методология проектирования Xilinx UltraFast"

Запись вебинара "Методология проектирования Xilinx UltraFast"

   Компания КТЦ "Инлайн Груп" - Официальный дистрибью ... Читать дальше »

1051

0

Инфо

Зачем мы решили сделать ресурс?


... Читать дальше »

1099

1

1-10 11-20 ... 411-420 421-430 431-440

Последние статьи нашего сообщества

Познавательное

FPGA или микроконтроллер: что же выбрать?

Подробнее

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее

Microblaze

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Мероприятия (состоится 20-01-2021)

Intel FPGA Technology Day EMEA

Подробнее

Мероприятия (состоится )

QuickSilicon зимний хакатон

Подробнее

Вебинар (состоится 14-01-2021)

Microchip PolarFire® SoC FPGA - часть 4

Подробнее

Вебинар (состоится 22.01.2021)

Модельное проектирование ПЛИС и ASIC в контексте функциональной безопасности

Подробнее

Мероприятия (состоится 25.01-19.02 2021)

Школа FPGA/SoC для применения в атомной промышленности и связанной с ней приборостроении

Подробнее

Мероприятия (состоится )

Доступны материалы конференции Synopsys Verification Day 2020

Подробнее

Вебинар (состоится )

Глубокое обучение на FPGA

Подробнее

Вебинар (состоится )

Вебинар: Верификация с использованием OSVVM

Подробнее

Вебинар (состоится )

«Временные ограничения и анализ в Vivado» – совместный вебинар Макро Групп и PLC2, авторизованного тренинг-партнёра Xilinx

Подробнее

Вебинар (состоится 10.12.2020)

Ускорения отладки RTL для ПЛИС

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку