Выберите категорию
|
ЦОС
[4]
А
|
|
Верификация
[7]
UVM, OVM, UVVM, OSVVM, AVM, eRM, URM, RVM, RMM, VMM etc
|
Объявления
Случайные статьи
Познавательное
Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA
Подробнее
High Level Synthesis
Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS. Часть 1
Подробнее
Статистика
Статьи из раздела: Направление
Раздел: Направление
Искусство отладки FPGA: как сократить срок тестирования за счет грамотной разработки
Статья о полезных инструментах и типичных ошибках при отладке прошивки для FPGA. Основана на реальных событиях, а точнее — на опыте разработок для FPGA Xilinx, Lattice и Microchip. Внутри вас ждет принцип 20/80 для планирования времени, правило жизни У. Черчилля и полезные практические советы.
3503
Применение System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления
В данной статье рассматривается возможность применения Vivado System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления. Представлен принцип работы автоматической регулировки усиления и её реализация на Verilog. Описано поэтапное построение Simulink модели. В качестве входного воздействия рассматривается смесь QPSK сигнала и белого шума.
5218
3
UVM общие сведения и организация методологии
В статье рассмотрены теоретические аспекты UVM методологии. По большей части, статья состоит из перевода англоязычных статей и книг. В статье описываются преимущества использования UVM при верификации аппаратных модулей и основные понятия, без которых не обойтись при разработке тестов по UVM методологии.
11165
2
Реализация базовых компонентов ЦОС : Комплексный умножитель
В данной статье рассматриваются особенности реализации одного из базовых компонентов цифровой обработки сигналов - комплексного умножителя. Разобраны способы разбиения умножения комплексных чисел на простейшие арифметические операции. Представлено RTL описание параметризируемого модуля на языке VHDL-2008.
7554
11
0