Вакансия разработчика ASIC/FPGA в АО «НПП «Цифровые решения»

Автор: dmitriygrechishhev

Дата: 23.10.2020 09:40

Категория: Ищу сотрудников

260

0

Требуемый опыт работы: 3–6 лет Полная занятость, гибкий график

ЗАДАЧИ:

  • Разработка цифровых IP-блоков и систем на языках Verilog/System Verilog и/или VHDL.
  • Разработка unit-тестов и верификация IP-блоков под ASIC.
  • Логический синтез и STA IP-блоков и ASIC целиком.
  • Отладка, настройка и испытания разработанных устройств на FPGA (с использованием современного оборудования).

ТРЕБОВАНИЯ:

  • Опыт разработки для ASIC/FPGA от 3-х лет.
  • Глубокие знания Verilog/System Verilog и/или VHDL.
  • Знание современных высокоскоростных интерфейсов передачи данных и работа с ними.
  • Опыт разработки сложных устройств с пользованием современных технологий.
  • Опыт работы с ПЛИС/FPGA.
  • Знания технического английского и умение работать с документацией.
  • Высшее техническое образование.

БУДЕТ ПЛЮСОМ:

  • Опыт разработки ASIC.
  • Опыт работы с микроконтроллерами и DSP.
  • Опыт работы с аналоговой схемотехникой.

ПРЕДЛАГАЕМ:

  • Гибкий график – начало рабочего дня в интервале с 8.00 до 11.00.
  • Белая зарплата – уровень обсуждается с успешным кандидатом.
  • Бонусы/премии по результатам работы.
  • ДМС после испытательного срока.
  • Демократичный dress-code.
  • Офис метро Авиамоторная, пешая доступность.
  • Командные игры - футбол и волейбол каждую неделю.
  • Компенсация абонемента в фитнес-клуб.

Контакты:

  • Гречищев Дмитрий: dg@dsol.ru

Контактная информация:

Всего комментариев : 0
avatar

Последние статьи нашего сообщества

Познавательное

Обзор научных работ, связанных с FPGA

Подробнее

Аналитика и обзоры

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

Подробнее

High Level Synthesis

Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS

Подробнее

Xilinx Vivado

Vivado Quality of Result (Перевод статьи MicroZed Chronicles)

Подробнее

High Level Synthesis

Основы AXI часть 6 – Введение в AXI4-Lite в Vitis HLS (часть 1)

Подробнее

High Level Synthesis

Сможет ли HLS код побить HDL по производительности?

Подробнее

Vunit

Проведение тестирования проекта с помощью VUnit

Подробнее

Познавательное

Разработка на FPGA – Хорошая, плохая и отторгающая

Подробнее

Microblaze

Создание многопроцессорной системы в Vitis: Zynq + MicroBlaze

Подробнее

Обзор

Китай, GOWIN, АО "Восток", ПЛИС - лучше меньше, да лучше!

Подробнее
Все статьи

Календарь актуальных событий и мероприятий

Вебинар (состоится 27.11.20)

Новые возможности VHDL2019

Подробнее

Мероприятия (состоится 20.11.20)

FPGA конференция и хакатон от Intel и Nokia

Подробнее

Мероприятия (состоится 12-13.11.2020)

Саммит разработчиков oneAPI 2020

Подробнее

Вебинар (состоится 01.12.20)

Вебинар: Accelerating Data Channels to 112 Gbps PAM4: A Case Study in Real-World FPGA Implementation

Подробнее

Вебинар (состоится 10.11.2020)

Реализация глубоких нейронных сетей на ПЛИС

Подробнее

Вебинар (состоится 16.11.2020)

Преодоление энергетических, габаритных и других конструктивных ограничений с помощью возможностей Плис

Подробнее

Вебинар (состоится 28.10.2020)

Написание структурированных тестбенчей на VHDL

Подробнее

Вебинар (состоится 17-19.11.2020)

Виртуальная конференция 'Функциональная безопасность'

Подробнее

Вебинар (состоится )

Вебинар: презентация HLS решений для ASIC/FPGA от компании Silexica

Подробнее

Вебинар (состоится 20.10.2020)

Вебинар: продукция компании GoWin

Подробнее
Все предстоящие события

FPGA-Systems – это живое, постоянно обновляемое и растущее сообщество.
Хочешь быть в курсе всех новостей и актуальных событий в области?
Подпишись на рассылку