Выберите категорию
|
Вебинар
[158]
Вебинары по FPGA и языкам проектирования для ПЛИС
|
|
Заметка
[58]
Небольшие заметки по использованию технологии FPGA/ПЛИС
|
| Руководство [53] |
|
Мероприятия
[36]
Семинары, конференции, встречи
|
|
Анонсы
[19]
Свежие новости и релизы из мира FPGA
|
|
Новинки
[63]
Новые изделия на базе FPGA
|
| Стрим [5] |
Объявления
Случайные статьи
High Level Synthesis
Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS
Подробнее
Есть мнение
InnovateFPGA: как конъюнктура и следование ложным трендам угробили один из лучших конкурсов по разработке на ПЛИС
Подробнее
Инструкции к сайту
Правила для первого журнала, полностью посвященного проектированию на FPGA
ПодробнееСтатистика
Архив новостей из мира FPGA
Новинка: Xilinx Zynq UltraScale+ RFSoC ZCU216 - АРМ+ПЛИС+АЦП+ЦАП - все в одном кристалле!
Компания Xilinx анонсировала выход нового отладочного комплекта ... Читать дальше »
1886
Вебинар: Использование Python Overlay для экспериментов с нейронными сетями на ПЛИС
На портале element14 появилась новость о проведении вебинара. посвященного использованию специальных "накладок" для проекта pynq (pynq overlays) для работы с нейронными сетями на отладочном комплекте Ultra96-v2.
Проект PYNQ - P ... Читать дальше »
1092
0
Заметка: FPGA уходит в софт или как изменился маршрут проектирования для ПЛИС
В LinkedIn появилась небольшая заметка от одного из ведущих руководителей направления высокоуровнего синтеза в компании Xilinx - Frederic Rivoallon, рассказывающая нам о "мягкой" стороне проектирования на FPGA.
Маршрут проектирования для FPGA уже не будет прежним. Сейчас всё больше и большее вниман ... Читать дальше »
1099
0
Вебинар: Vitis – новейшая среда высокоуровневой разработки от Xilinx и аппаратные платформы Versal и Alveo.
На вебинаре вы познакомитесь с новой средой разработки Vitis, в которой реализована парадигма высокоуровневого проектирования, и с двумя новыми аппаратными платформами от Xilinx – Versal и Alveo, для которых разработка в среде Vitis наиболее эффективна.
Платформа Versal является системой на крист ... Читать дальше »
1028
0
Видео: Презентация Xilinx Versal Premium на виртуальной выставке OFC2020
Короновирус стал причиной закрытия множества выставочных площадок и форумов, что повлекло за собой создание некоторого количества виртуальных презентаций некоторых продуктов, которые планировалось анонсировать в рамках тех или иных выставок.
Недавно компания Xilinx анонсировала новую серию своей адаптив
...
Читать дальше »
937
0
Руководство: Создание видео потоков в Vivado HLS
На портале hackster.io появилось новое руководство от Adam Taylor, в котором он описывает маршрут проектирования пользовательского IP ядра для видеообработки с помощью Viva ... Читать дальше »
1140
0
Новинка: ULX3S - Мощный, открытый отладочный комплект на Lattice EPC5
На портале Croudsupply появилась информация о новом отладочном комплекте ULX3S с открытыми исходниками, выполненного на базе ПЛИС компании Lattice. Проект уже собрал, или даже пересобрал 247% Funded! ... Читать дальше »
2620
0
Вебинар: Промышленная функциональная безопасность с Xilinx SoC
Изделия для промышленного интернета вещей (Industrial Internet of Things (IIoT)) должны быть адаптивными и гибкими. Это относится и к архитектурным возможностям для создания платформы и к функциональным возможностям для удовлетворения текущих потребностей современного рынка IIoT. При достаточной производительности можн ... Читать дальше »
852
0
Вебинар: Введение в OSVVM - Open Source VHDL Verification Methodology
Сегодня проектирование на FPGA или проектирование ASIC значительно возросло в сложности и объеме. Практически уже все проекты состоят из большой вложенной иерархии модулей, описанных на различных низкоуровневых языках, например VHDL. Обмен информацией между модулями осуществляется во многих случаях через стандарт ... Читать дальше »
1059
0
0