Выберите категорию
|
Вебинар [162]
Вебинары по FPGA и языкам проектирования для ПЛИС
|
|
Заметка [59]
Небольшие заметки по использованию технологии FPGA/ПЛИС
|
| Руководство [53] |
|
Мероприятия [39]
Семинары, конференции, встречи
|
|
Анонсы [20]
Свежие новости и релизы из мира FPGA
|
|
Новинки [63]
Новые изделия на базе FPGA
|
| Стрим [5] |
Объявления
Случайные статьи
Видеоуроки
FPGA начального уровня :: Часть 5.1 :: Подключение портов к ножкам ПЛИС и размещение проекта на кристалле
Подробнее
High Level Synthesis
Основы AXI часть 7 - Подключение к PS с помощью AXI4-Lite и Vitis HLS
Подробнее
High Level Synthesis
Разработка IP-блока с помощью инструментов высокоуровнего синтеза: HLS. Часть 1
ПодробнееСтатистика
Архив новостей из мира FPGA
Вебинар: Интеграция вычислительного ядра DPU и интерфейса MIPI в платформу Ultra96 в Vitis AI
С выходом Vitis AI компания Xilinx перешла на новый уровень высокоуровнего проектирования, предоставляющего разработчикам возможность создания производительных ускорителей на базе FPGA, готовых к развертыванию как в облаке так и во встраиваемых системах. При работе со встраиваемыми системами для прототипирования и о ... Читать дальше » 
1474 
Вебинары: Серия вебинаров от Xilinx: AI and Software Acceleration
Компания Xilinx анонсировала целую серию вебинаров для разработчиков систем ИИ и программного обеспечения. Вебинар проводится по работе с новой средой разработке Vitis и дополнения для ИИ - Vitis AI. На вебинарах упор будет сделан на возможностях адаптивной архитектуры ПЛИС решать современные задачи при использовани ... Читать дальше »
1253 
0 
Вебинар: Новые особенности библиотеки верификации UVVM
Верификация один из самых ответственных и трудоёмких этапов разработки на ПЛИС. Однако, затрачиваемые на неё усилия могут быть значительно ниже при правильно разработанном тестовом окружении testbench. UVVM - Universal VHDL Verification Methodology - один из инструментов, помогающих построить корректное тестовое окр ... Читать дальше »
1681
0 
Вебинар: Как записать гигабайты данных внутрисхемной отладки на FPGA
Компания Exostiv приглашает на вебинар, посвящённый продвинутым решениям отладки проектов для ПЛИС и ASIC. Решения компании Exostiv направлены на мониторинг состояния сигналов внутри ПЛИС по аналогии с SignalTap/ILA (подробнее рассказывалось ... Читать дальше »
1369
0 
Вебинар: корпоративные FPGA-серверы: подход TeraBox
Компания Bitware объявила о проведении вебинара по тематике применения технологии FPGA/ПЛИС для решения серверных задач. Карты-ускорители на базе ПЛИС постепенно превращаются в важнейшие устройства для центров обработки данных и периферийных вычислений. Однако, из-за уникальной природы FPGA существует п ... Читать дальше »
1213
0 
Вебинар: Использование Python Overlay для экспериментов с нейронными сетями на ПЛИС
На портале element14 появилась новость о проведении вебинара. посвященного использованию специальных "накладок" для проекта pynq (pynq overlays) для работы с нейронными сетями на отладочном комплекте Ultra96-v2. Проект PYNQ - P ... Читать дальше »
1395
0 
Вебинар: Vitis – новейшая среда высокоуровневой разработки от Xilinx и аппаратные платформы Versal и Alveo.
На вебинаре вы познакомитесь с новой средой разработки Vitis, в которой реализована парадигма высокоуровневого проектирования, и с двумя новыми аппаратными платформами от Xilinx – Versal и Alveo, для которых разработка в среде Vitis наиболее эффективна. Платформа Versal является системой на крист ... Читать дальше »
1373
0 
Вебинар: Промышленная функциональная безопасность с Xilinx SoCИзделия для промышленного интернета вещей (Industrial Internet of Things (IIoT)) должны быть адаптивными и гибкими. Это относится и к архитектурным возможностям для создания платформы и к функциональным возможностям для удовлетворения текущих потребностей современного рынка IIoT. При достаточной производительности можн ... Читать дальше »
1168
0 
Вебинар: Введение в OSVVM - Open Source VHDL Verification MethodologyСегодня проектирование на FPGA или проектирование ASIC значительно возросло в сложности и объеме. Практически уже все проекты состоят из большой вложенной иерархии модулей, описанных на различных низкоуровневых языках, например VHDL. Обмен информацией между модулями осуществляется во многих случаях через стандарт ... Читать дальше »
1443
0 |
0