Разделы сайта

Новости Статьи Доска объявлений

Телеграм чат Live

Выберите категорию

Вебинар [158]

Вебинары по FPGA и языкам проектирования для ПЛИС

Заметка [58]

Небольшие заметки по использованию технологии FPGA/ПЛИС

Руководство [53]

Мероприятия [36]

Семинары, конференции, встречи

Анонсы [19]

Свежие новости и релизы из мира FPGA

Новинки [63]

Новые изделия на базе FPGA

Стрим [5]

Объявления

Случайные статьи

Vivado tcl Xilinx конференция вебинар dsp вакансия работа москва AI lattice intel systemverilog microblaze PUF Intel FPGA CNN VHDL семинар FPGA Questa Simulink Synopsys zynq-7000 zynqhw Versal cdc MIPI sp701 verilog Altera обучение hls Zynq Minized тренинг ACAP arty воркшоп netlist ПЛИС Verification hdl zcu104 pynq efpga Ethernet agilex Achronix Alveo отладочные платы spartan-7 adam taylor aldec sta static timing analysis временянки статический временной анализ vitis spi #RTL ultra96 microchip polarfire gowin ии ML #Verilog silexica asic profpga microsemi risc-v Arm uvm Vitis AI Python нейронные сети #syntacore #RISC-V microzed MATLAB efinix Linux oneapi Ultrascale верификация Отладка машинное обучение soc Начинающим СТРИМ RTL #ASIC Git altera fpga цос Clock News Daily

Статистика

Онлайн всего: 1

Гостей: 1

Пользователей: 0

Архив новостей из мира FPGA

« 1 2 ... 4 5 6 7 »

Open source, FPGA, prga

Реконфигурируемость по Принстонски

На просторах интернета чего только не встретишь. Как Вам идея делать свои собственные FPGA? Вот и ребята из проекта Princeton Reconfigurable Gate Array тоже задались этим вопросом и выкатили решение. ... Читать дальше »

1242

truestream, interconnect, axi

AXI interconnect IP от компании TrueStream

Компания Truestream анонсировала IP ядро, выполняющее функцию AXI Intercinnect. Как следует из документации на IP - это интерконнект позволяет решать задачи подключения/арбитража N-to-1. при различных частотных доменах ведущих и ведомого устройства. ... Читать дальше »

1780

de10-nano, de10, xilinx vivado уроки, FPGA, de1, fpga tutorial, xilinx fpga, fpga programming, de10-lite board, verilog, xilinx ise уроки, de10 standard, ПЛИС, getting started with fpga programmi, Intel FPGA, Xilinx, de10-lite, altera fpga, intel

FPGA. Библия программиста Verilog

Видео о книге, о одном из двух самых популярных языков описания аппаратуры Verilog для FPGA (ПЛИС). Представляет собой полное и доступное описания языка, от простого к сложному с многочисленными примерами и эквивалентными схемами. В видеоролике рассказывается резюме и кратко содержание каждой главы. ... Читать дальше »

1917

VHDL, NR, VHDL synthesis, VHDL hardware, NR.electronics, VHDL tutorial

Вышел видео обзор: "Библия программиста VHDL"

Видео по библии программирования для программистов на VHDL. Рассматриваются самые необходимые книги для знакомства с основами VHDL, а также с моделированием и верификацией цифровых систем описываемых языком описания аппаратуры VHDL. ... Читать дальше »

1358

ПЛИС, VCK190, Отладка, Xilinx, Versal, VMK180, ACAP, FPGA, отладочная плата

Отладочные платы Versal VMK180 и VCK190 от Xilinx доступны в России

Компания Xilinx выпустила две серийные отладочные платы на платформе Versal – VMK180 и VCK190 (до этого были доступны только платы на инженерных образцах). По всем характеристикам, кроме характеристик чипа Versal, платы идентичны.

Отладочная плата VCK190, выполненная на чипе VC1902 семейства
<!-- ... Читать дальше »

711

Xilinx, smartlynq, ПЛИС, FPGA, Versal, JTAG

Отладочный модуль SmartLynq+ для Versal ACAP от Xilinx

Компания Xilinx добавила продукт в свой портфель модулей программирования, отладки и трассировки модуль SmartLynq+. Это высокоскоростной модуль отладки и трассировки, в первую очередь ориентированный на проекты, использующие платформу Versal, который значительно улучшает процесс конфигурации и скорость трассировки. ... Читать дальше »

1196

Новые возможности симулятора Active-HDL 12

В новой версии симулятора ПЛИС Active-HDL v12, которая вышла в 2021 г., представлены следующие улучшения: ... Читать дальше »

1477

active-hdl, aldec, Симулятор, FPGA, ПЛИС

Выпущен новый релиз симулятора ПЛИС Active-HDL 12.0!

Компания ALDEC выпустила новый релиз симулятора ПЛИС Active-HDL 12.0! Active-HDL 12.0 позволяет разработчикам ПЛИС в полной мере использовать многие функции последней версии VHDL и помогает повысить эффективность проверки проекта. ... Читать дальше »

2450

VHDL, VSG

VHDL Style Guide

VHDL Style Guide (VSG) предназначен для проверки и исправления VHDL исходников в соответствии с заданным стилем написания кода.

VSG представляет собой набор библиотек, написанных на языке Python. ... Читать дальше »

2630

Wifi, bladeRF, VHDL

Open-source + VHDL + IEEE 802.11 = bladeRF

bladeRF-wiphy - это программно-определяемый радиомодем с открытым исходным кодом совместимый с IEEE 802.11 и написанный на VHDL.

Модем способен модулировать и демодулировать пакеты 802.11 (на основе протокола WiFi) и работать непосредственно с модулем bladeRF 2.0 micro xA9. ... Читать дальше »

1571

1-10 11-20 ... 31-40 41-50 51-60 61-63

Чуть больше преимуществ для наших патронов на boosty

Разделы сайта

Телеграм чат Live

Выберите категорию

Объявления

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

Продам платы от QMTech с Альтерой CycloneIV и CycloneV

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор

Случайные статьи

Концепт проекта Pentagon

Пролог: Исследование Функциональной Верификации Исследовательской Группы Уилсона 2020 Года

UVM тест таблицы sin/cos

FPGA начального уровня :: Часть 4 :: Сборка процессорной системы на MicroBlaze

Применение System Generator для моделирования HDL-блоков на примере системы автоматической регулировки усиления

Запускаем сервис бесплатной аренды отладочных плат с FPGA и не только с FPGA

Китай, GOWIN, АО "Восток", ПЛИС - лучше меньше, да лучше!

Демистификация сбросов: синхронные, асинхронные и другие соображения по проектированию... Часть 1

Правила для первого журнала, полностью посвященного проектированию на FPGA

FPGA начального уровня :: Часть 3.1 :: Разработка PUF на HDL

Статистика

Архив новостей из мира FPGA

Последние статьи нашего сообщества

К формальной проверке

ZYNQ SW: EBAZ4205: часть 4 (Vivado 2023)

ZYNQ HW: EBAZ4205: часть 3 (Vivado 2023)

Найдено 9-ое число Дедекинда и, как вы наверное догадываетесь, не без помощи FPGA

Формальная верификация с SymbiYosys

Сага о светодиодах. Часть 4.

Запуск симуляции IP-ядер фирмы GoWiN

QuickSilicon: платформа с задачами на разработку RTL

FPGA openSource tools

Отслеживаем успехи верификации в Obsidian

Календарь актуальных событий и мероприятий

Вебинар (состоится )

Ускорение разработки на SoC и FPGA с помощью Vitis™ Model Composer и Vivado™ Design Suite

Мероприятия (состоится )

ПРЕДКОНФЕРЕНЦИИ РОССИЙСКОГО ФОРУМА МИКРОЭЛЕКТРОНИКА 2023

Вебинар (состоится )

GOWIN Semiconductor приглашает на вебинар по i3c .

Мероприятия (состоится )

Российский форум «Микроэлектроника» - межотраслевая площадка для общения специалистов в области разработки, поставки и применения ЭКБ и РЭС

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 2)

Вебинар (состоится )

Двухдневный семинар "Использование приложений видения с KRIA" (день 1)

Вебинар (состоится )

Начало работы с UVM

Вебинар (состоится )

Высокоуровневый синтез для исследования архитектуры аппаратного/программного обеспечения для инференса

Вебинар (состоится )

Путь в opensorce инструменты для FPGA

Вебинар (состоится )

Вебинар Understanding Versal

Объявления

RTL designer

Разработаю проекты ПЛИС, напишу программы для микроконтроллеров, разработаю схемотехнику

Продам платы от QMTech с Альтерой CycloneIV и CycloneV

FPGA программист

FPGA разработчик

Продам FMC-loopback, PCIe-loopback

Инженер разработчик топологии СнК

Инженер верификатор

разработчик ASIC

ПЛИС (FPGA) Верификатор